Điện tử - Bán dẫn

Ứng dụng của SEM trong Phân tích lỗi của mạch tích hợp

Ứng dụng của SEM trong Phân tích lỗi của mạch tích hợpMạch tích hợp là cấu trúc đa lớp với thành phần chính là các transistor đa cổng, trong đó có một kênh nguồn được bao quanh bởi một cổng 3D.

SEM đóng vai trò vô cùng quan trọng trong việc phân tích lỗi sai của mạch tích hợp và đồng thời hỗ trợ cho việc chuẩn bị mẫu một cách hoàn hảo để tiến hành đo TEM.

 

  • Quy trình phân tích lỗi sai của các mạch tích hợp liên quan đến delayering và dò điện nano. Sau khi phát hiện ra khu vực bị lỗi, một lớp mỏng bao gồm các lỗi đó có thể sẽ được chuẩn bị để tiến hành đo TEM.
  • Cho đến nay, việc tách lớp (delayering) được thực hiện bằng phương pháp khử sạch cơ học. Tuy nhiên, đối với các thiết bị trong tương lai thì không thể sử dụng phương pháp này do sự biến dạng cơ tính và phản ứng hóa học với chất huyền phù.
  • Hệ thống FIBSEM của TESCAN thực hiện hỗ trợ cho việc chuẩn bị mẫu để phân tích TEM.

Phân tích các lỗi trong mạch tích hợp bao gồm:

  • Phân tích sự tách lớp (delayering) và dò điện (electrical probing) trong công nghệ nodes của thế hệ trước
  • Chuẩn bị mẫu TEM từ mạch tích hợp
  • Phân tích cấu trúc 3D (dựng lại cấu trúc 3D BSE) với FIB-SEM và hỗ trợ thực hiện chụp cắt lớp.
  • Tách biệt lỗi điện (EBIC, EBAC)
  • Thực hiện đo SEM ở điện áp thấp

14 nm technology node Intel processor. Rocking Stage helps to mitigate curtaining on the TEM lamella by consecutive tilts of the sample to +/- 15° during lamella thinning

14 nm technology node Intel processor. Rocking Stage helps to mitigate curtaining on the TEM lamella by consecutive tilts of the sample to +/- 15° during lamella thinning

 

A 14 nm technology node Intel processor. A side-view (“Fin-cut”) of a lamella during thinning, the final lamella was prepared just in the middle of a single fin (thickness less than 20 nm)

A 14 nm technology node Intel processor. A side-view (“Fin-cut”) of a lamella during thinning, the final lamella was prepared just in the middle of a single fin (thickness less than 20 nm)

 

High resolution TEM image of a gate-cut lamella prepared from a 14 nm chip by means of inverted thinning

High resolution TEM image of a gate-cut lamella prepared from a 14 nm chip by means of inverted thinning

 

A 14 nm technology node Intel processor. An EELS spectrum has confirmed the thickness of the lamella is below 15 nm

A 14 nm technology node Intel processor. An EELS spectrum has confirmed the thickness of the lamella is below 15 nm

 

A 14 nm technology node Intel processor. A cross-section showing the transistor layers (“Gate-cut”) imaged at 5 keV with the In-Beam detector.

A 14 nm technology node Intel processor. A cross-section showing the transistor layers (“Gate-cut”) imaged at 5 keV with the In-Beam detector

 

TEM image of a gate cut lamella prepared from a 14 nm chip by means top down thinning on a Rocking stage

TEM image of a gate cut lamella prepared from a 14 nm chip by means top down thinning on a Rocking stage

 

TEM image of a fin cut lamella prepared from a 14 nm chip by means top down thinning

TEM image of a fin cut lamella prepared from a 14 nm chip by means top down thinning

 

High resolution TEM image of a gate cut lamella prepared from a 14 nm chip by means top down thinning on a Rocking stage

High resolution TEM image of a gate cut lamella prepared from a 14 nm chip by means top down thinning on a Rocking stage